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登録内容 (EID=321804)

EID=321804EID:321804, Map:0, LastModified:2022年5月5日(木) 21:16:02, Operator:[[ADMIN]], Avail:TRUE, Censor:承認済, Owner:[橋爪 正樹], Read:継承, Write:継承, Delete:継承.
種別 (必須): 学術論文 (審査論文) [継承]
言語 (必須): 英語 [継承]
招待 (推奨):
審査 (推奨): Peer Review [継承]
カテゴリ (推奨): 研究 [継承]
共著種別 (推奨): 徳島大学以外での国際共著 (徳島大学以外での複数の国の研究機関による共同研究) [継承]
学究種別 (推奨):
組織 (推奨):
著者 (必須): 1. (英) Widiant (日) (読)
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学籍番号 (推奨):
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2.橋爪 正樹
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学籍番号 (推奨):
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3. (英) Suenaga Shohei (日) 末永 翔平 (読) すえなが しょうへい
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貢献度 (任意):
学籍番号 (推奨): **** [ユーザ]
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4.四柳 浩之 ([徳島大学.大学院社会産業理工学研究部.理工学域.電気電子系.知能電子回路分野]/[徳島大学.理工学部.理工学科.電気電子システムコース.知能電子回路講座])
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学籍番号 (推奨):
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5. (英) Ono Akira (日) (読)
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学籍番号 (推奨):
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6. (英) Lu Shyue-Kung (日) (読)
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学籍番号 (推奨):
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7. (英) Roth Zvi (日) (読)
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学籍番号 (推奨):
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題名 (必須): (英) A Built-in Test Circuit for Electrical Interconnect Testing of Open Defects in Assembled PCBs  (日)    [継承]
副題 (任意):
要約 (任意): (英) <p>In this paper, a built-in test circuit for an electrical interconnect test method is proposed to detect an open defect occurring at an interconnect between an IC and a printed circuit board. The test method is based on measuring the supply current of an inverter gate in the test circuit. A time-varying signal is provided to an interconnect as a test signal by the built-in test circuit. In this paper, the test circuit is evaluated by SPICE simulation and by experiments with a prototyping IC. The experimental results reveal that a hard open defect is detectable by the test method in addition to a resistive open defect and a capacitive open one at a test speed of 400 kHz.</p>  (日)    [継承]
キーワード (推奨): 1. (英) electrical test (日) (読) [継承]
2. (英) built-in test circuit (日) (読) [継承]
3. (英) open defect (日) (読) [継承]
4. (英) interconnect test (日) (読) [継承]
5. (英) design for testability (日) (読) [継承]
発行所 (推奨): 電子情報通信学会 [継承]
誌名 (必須): 電子情報通信学会英文論文誌(D) ([電子情報通信学会])
(pISSN: 0916-8532, eISSN: 1745-1361)

ISSN (任意): 0916-8532
ISSN: 0916-8532 (pISSN: 0916-8532, eISSN: 1745-1361)
Title: IEICE transactions on information and systems
Title(ISO): IEICE Trans Inf Syst
Supplier: 一般社団法人電子情報通信学会
Publisher: Oxford University Press
 (NLM Catalog  (CiNii NCID  (J-STAGE  (Scopus  (CrossRef (Scopus information is found. [need login])
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(必須): E99-D [継承]
(必須): 11 [継承]
(必須): 2723 2733 [継承]
都市 (任意):
年月日 (必須): 西暦 2016年 11月 初日 (平成 28年 11月 初日) [継承]
URL (任意): http://ci.nii.ac.jp/naid/130005268125/ [継承]
DOI (任意): 10.1587/transinf.2015EDP7273    (→Scopusで検索) [継承]
PMID (任意):
CRID (任意): 1390282679355793792 [継承]
NAID : 130005268125 [継承]
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被引用数 (任意):
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和文冊子 ● (名) Widiant, Masaki Hashizume, Shohei Suenaga, Hiroyuki Yotsuyanagi, Akira Ono, Shyue-Kung Lu and Zvi Roth : A Built-in Test Circuit for Electrical Interconnect Testing of Open Defects in Assembled PCBs, IEICE Transactions on Information and Systems, E99-D, 11, 2723-2733, 2016.
欧文冊子 ● (名) Widiant, Masaki Hashizume, Shohei Suenaga, Hiroyuki Yotsuyanagi, Akira Ono, Shyue-Kung Lu and Zvi Roth : A Built-in Test Circuit for Electrical Interconnect Testing of Open Defects in Assembled PCBs, IEICE Transactions on Information and Systems, E99-D, 11, 2723-2733, 2016.

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