徳島大学 教育・研究者情報データベース(EDB)

Education and Research Database (EDB), Tokushima University

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著作: [四柳 浩之]/[橋爪 正樹]/多層配線LSIの断線故障検査に関する研究/[徳島大学大学院ソシオテクノサイエンス研究部研究報告]

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EID
189147
EOID
877303
Map
0
LastModified
2017年12月4日(月) 13:56:03
Operator
[ADMIN]
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TRUE
Censor
0
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四柳 浩之
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種別 必須 学術論文(紀要その他)
言語 必須 日本語
招待 推奨
審査 推奨
カテゴリ 推奨
共著種別 推奨
学究種別 推奨
組織 推奨
  1. 徳島大学.大学院ソシオテクノサイエンス研究部.情報ソリューション部門.計算機システム工学(2006年4月1日〜2016年3月31日)
  2. 徳島大学.工学部.電気電子工学科.知能電子回路講座
著者 必須
  1. 四柳 浩之([徳島大学.大学院社会産業理工学研究部.理工学域.電気電子系.知能電子回路分野]/[徳島大学.理工学部.理工学科.電気電子システムコース.知能電子回路講座])
    役割 任意
    貢献度 任意
    学籍番号 推奨
  2. 橋爪 正樹([徳島大学.大学院社会産業理工学研究部.理工学域.電気電子系.知能電子回路分野]/[徳島大学.理工学部.理工学科.電気電子システムコース.知能電子回路講座])
    役割 任意
    貢献度 任意
    学籍番号 推奨
題名 必須

(英) On testing of open faults in multi-layered wiring LSIs

(日) 多層配線LSIの断線故障検査に関する研究

副題 任意
要約 任意

(英) Open faults are difficult to test since the floating wire occurred by an open fault has unstable voltage. In this work, the effect of adjacent lines around an open fault in multi-layered wiring LSIs is discussed. To observe the relation between an open fault and the adjacent lines, a 0.35μm CMOS IC is designed and fabricated. The open fault macros with a transmission gate and with an intentional break are included in the IC. The adjacent lines in the same layer and the different layers are placed in the test chip. The simulation and experimental results show that the voltage at the floating wire is affected by the adjacent lines.

(日) 本研究では,IC 試作 により隣接信号線電位が断線故障発生箇所の電位に与える影響について観測を行った.IC 試作では,トランスミッションゲート(TG)を用いて擬似的に導通状態と断線状態の制御可能とする擬似断線故障と,信号線に完全断線を挿入した擬似断線故障を含む回路を CMOS 0.35μm プロセスにて設計した.電子回路シミュレーションにより隣接信号線とのカップリング容量が断線信号線電位に与える影響を確認し, 試作 IC の実測により同層および上下層間の隣接信号線が 断線信号線に与える影響について観測した.

キーワード 推奨
発行所 推奨 (英) The University of Tokushima / (日) 徳島大学
誌名 必須 徳島大学大学院ソシオテクノサイエンス研究部研究報告([徳島大学.大学院ソシオテクノサイエンス研究部])
(pISSN: 2185-9094)
ISSN 任意 2185-9094
必須 ---
必須 53
必須 16 20
都市 任意
年月日 必須 2008年 5月 30日
URL 任意 http://ci.nii.ac.jp/naid/110006863178/
DOI 任意
PMID 任意
NAID 任意 110006863178
WOS 任意
Scopus 任意
機関リポジトリ 59703
評価値 任意
被引用数 任意
指導教員 推奨
備考 任意